Diseño de un segundero en VHDL para fpga Basys 2

Código para el modulo VHDL

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.std_logic_unsigned.all;
entity Segundero is
Port ( Reloj : in STD_LOGIC;
Salida : inout STD_LOGIC);
end Segundero;
architecture Behavioral of Segundero is
signal contador : integer := 0;
begin
process(reloj)
begin
if reloj'event and reloj = '1' then
contador <= contador + 1;
if contador = 49999999 then
Salida <= not Salida;
contador <= 0;
end if;
end if;
end process;
end Behavioral;

Codigo UCF

NET "Reloj" LOC = b8;
NET "Salida" LOC = g1;