Diseño de una compuerta logica And en VHDL

Buenas tardes comunidad.

Por este medio les comparto el desarrollo de una compuerta lógica AND la cual se a programado en VHDL, así mismo anexo el código para el archivo UCF el cual al compilar el programa genera una extensión .bit la cual es empleada para visualizar lo programado en la tarjeta Basys 2.



Código para el modulo de VHDL

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity COMPUERTA_AND is
Port ( A,B : inout STD_LOGIC;
SALIDA : out STD_LOGIC);
end COMPUERTA_AND;

architecture Behavioral of COMPUERTA_AND is

begin

PROCESS(A,B)
BEGIN
IF A = '1' AND B = '1' THEN
SALIDA <= '1';
ELSE
SALIDA <= '0';
END IF;
END PROCESS;

end Behavioral;

Código UCF

NET "A" LOC = L3;
NET "B" LOC = P11;
NET "SALIDA" LOC = M5;